原文标题：Huawei Can’t Shrink Its Chips, So It’s Folding Them

中文摘要：美国企业研究所研究员瑞安·费达修克（Ryan Fedasiuk）等在《华为无法缩小芯片，于是将其折叠起来》一文中表示，今年早些时候，华为半导体负责人何庭波在上海举行的一次IEEE会议上发布“逻辑折叠”芯片架构，该架构随“韬(τ)定律”一同提出——即优先考虑信号速度而非单纯追求缩小晶体管尺寸。由于美国出口管制导致华为无法获得持续缩小晶体管所需的光刻设备，该公司转而寻求通过其他途径提升芯片速度。这一成果是真正的工程创新，但华为的诸多营销宣传仍需要在技术现实中得到证实，并克服散热、良率及设计软件等方面的挑战。

作者指出，在华为的计划与现实之间，存在一系列无法通过重新设计架构来解决的工程难题。第一个问题是散热和良率：堆叠逻辑芯片时，热量会在各层之间积聚。何庭波本人也承认，热管理仍是“逻辑折叠”面临的关键挑战。此外，还存在良率问题：多层硅堆叠中出现缺陷，因此如果每层逻辑折叠芯片的良率仅为50%，华为最终可能只能使用到四分之一的硅材料。

第二个问题是软件工具链：真3D芯片设计需要新的电子设计自动化（EDA）软件，这一领域由美国企业主导，又受到出口管制的影响。北京大学已开发出真3D EDA工具原型，但距离实现生产级可用性还需要数年时间。（编译：潘立华、秦川）